用具有3位地址输入的数据选择器，可以产生任何形式输入变量数为4的组合逻辑函数。

并行加法器采用先行进位（并行进位）的目的是简化电路结构。

判断题并行加法器采用先行进位（并行进位）的目的是简化电路结构。

时序逻辑电路的结构当中一定含有存储电路。

判断题时序逻辑电路的结构当中一定含有存储电路。

只有与-或形式的组合逻辑函数式才能化成最小项之和的形式。

判断题只有与-或形式的组合逻辑函数式才能化成最小项之和的形式。