单项选择题
A.input [3：0]A ；B ；C ；B.input [3：0]A ，B ，C ；C.input A ，B ，C[3：0]；D.input A[3：0]，B[3：0]，C[3：0]；
wire类型的缺省值是（），reg类型的缺省值是（）。A.x，zB.x，xC.z，xD.z，z
单项选择题wire类型的缺省值是（），reg类型的缺省值是（）。
A.x，zB.x，xC.z，xD.z，z
下面关于Verilog电路的说法错误的是（）。A.电路的外特性关注点在有哪些输入和输出信号，每个信号起什么作用...
单项选择题下面关于Verilog电路的说法错误的是（）。
A.电路的外特性关注点在有哪些输入和输出信号，每个信号起什么作用B.电路的内特性关注点在内部有哪些元器件构成的，它们是怎么连接的C.Verilog的Module一般分为3个部分：名字和端口列表、数据定义、功能描述D.Verilog代码不区分大小写
Verilog标书电路单元最基本的结构是（）。A.BlockB.ModuleC.ArchitectureD.E...
单项选择题Verilog标书电路单元最基本的结构是（）。
A.BlockB.ModuleC.ArchitectureD.Entity
