Verilog HDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。

VerilogHDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符（...

填空题Verilog HDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符（）加以确认。

VerilogHDL中的always语句中的语句是（）语句。

填空题Verilog HDL中的always语句中的语句是（）语句。

在verilogHDL的always块本身是（）语句。

填空题在verilog HDL的always块本身是（）语句。