判断题
错误(↓↓↓ 点击‘点击查看答案’看答案解析 ↓↓↓)
CONSTANT T2:std_logic <= ’0’;
判断题CONSTANT T2:std_logic <= ’0’;
在结构体中定义一个全局变量(VARIABLES),可以在所有进程中使用。
判断题在结构体中定义一个全局变量(VARIABLES),可以在所有进程中使用。
VHDL语言与计算机C语言的没有差别。
判断题VHDL语言与计算机C语言的没有差别。