单项选择题
A.always@（posedge LOCK）if （LOCK）REGL<=DB.always@（posedge LOCK）if （!LOCK）REGL<=DC.always@（posedge RST）if （!LOCK）REGL<=DD.always@（posedge RST or posedge LOCK ）if （!LOCK）REGL<=D
在同步数字系统设计中，优化速度，其实是（）。A.提高系统时钟频率B.减低组合电路复杂度C.节省资源D.去掉竞争...
多项选择题在同步数字系统设计中，优化速度，其实是（）。
A.提高系统时钟频率B.减低组合电路复杂度C.节省资源D.去掉竞争冒险现象
下列哪个时序参数可以表征系统速度？（）A.TsuB.TholdC.TpdD.Fmax
单项选择题下列哪个时序参数可以表征系统速度？（）
A.TsuB.TholdC.TpdD.Fmax
下列代码（*synthesis，keep*）reg[3：0]X；含义为（）。A.定义矢量X为寄存器类型B.综合...
单项选择题下列代码（*synthesis，keep*）reg[3：0]X；含义为（）。
A.定义矢量X为寄存器类型B.综合优化矢量XC.规定矢量X为测试端口，需要保留D.为矢量X定义引脚锁定
