若时钟频率为50MHz，正弦波包含2⁸个数据，存储在存储器中，则当步长∆θ=1时，即地址信号每次加1，一个时钟周期读一个点，则输出信号的频率约为（）。‏

速度和面积折衷设计思想的常见设计技巧有（）。A.串并转换B.折叠流水线与串行化C.逻辑复制D.乒乓操作

多项选择题速度和面积折衷设计思想的常见设计技巧有（）。

图示时序路径中，从时钟输入端口到寄存器a时钟管脚存在延迟时间Tclk1；寄存器从接收到有效上升沿后，到数据输出...

单项选择题

图示时序路径中，从时钟输入端口到寄存器a时钟管脚存在延迟时间Tclk1；寄存器从接收到有效上升沿后，到数据输出到寄存器a的Q管脚的延迟时间Tco；数据从寄存器a（上级寄存器）输出管脚Q到寄存器b（下级寄存器）的输入管脚D之间（包括之间的组合逻辑及线路）的延迟时间Tdata，则以启动沿作为时间起点，其数据达到时间为（）。

以下模块属于需授权使用的IP核的有（）。A.FIRB.SPIC.累加器D.FIFO

多项选择题以下模块属于需授权使用的IP核的有（）。