一个过程只能描述针对同一时钟的同步时序逻辑，对于异步时序逻辑、多时钟同步时序逻辑或时序逻辑与组合逻辑的混合逻辑必须由多个过程来表达。

不完整的条件语句的描述，是verilog描述组合电路的途径之一。

判断题不完整的条件语句的描述，是verilog描述组合电路的途径之一。

一般认为，assign语句主要用于描述组合逻辑电路，时序电路由过程语句（always）来构建。

判断题一般认为，assign语句主要用于描述组合逻辑电路，时序电路由过程语句（always）来构建。

在一个模块中只能包含一个过程语句（always）结构。

判断题在一个模块中只能包含一个过程语句（always）结构。