单项选择题
A.reg型B.wire型C.highz 型D.parameter型
由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）A.一个位宽为3...
单项选择题由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）
A.一个位宽为3的寄存器变量mem[511：0]B.一个位宽为3的线网型变量mem[511：0]C.由512个位宽为3的寄存型变量组成的寄存器组memD.由3个位宽为512的寄存型变量组成的寄存器组mem
设a=4’b0101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=（a>b）...
单项选择题设a=4’b0101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=（a>b）a：b；则（）
A.4’b0001B.4’b0010C.4’b0101D.4’b1010
关于ISE Foundation提供的内嵌的综合工具，下面说法中错误的是（）A.Xilinx公司提供的综合工具...
单项选择题关于ISE Foundation提供的内嵌的综合工具，下面说法中错误的是（）
A.Xilinx公司提供的综合工具是xSTB.在综合前，可以打开综合属性设置对话框，设置和综合的全局目标和整体策略相关的参数C.该综合器在综合后，可以提供综合报告、综合产生的寄存器传输级模块符号和模块内部逻辑结构等信息D.该综合工具实现了将设计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的
