简答题 用verilog中case语句设计一个3‐8译码器。

完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。

填空题完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。

随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于（）设计当中。

填空题随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于（）设计当中。

下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。

问答题

下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。