（）是描述数据在寄存器之间流动和处理的过程。

FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。

填空题FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。

VerilogHDL常用两大数据类型：（）、（）。

填空题Verilog HDL常用两大数据类型：（）、（）。

VerilogHDL中的端口类型有三类：（）、（）、输入/输出端口。

填空题Verilog HDL中的端口类型有三类：（）、（）、输入/输出端口。