简答题 设计一个带复位端且对输入时钟clk进行二分频模块，设计要求：复位信号为同步、高电平有效，时钟的下降沿触发。

设计一奇偶校验位生成电路，输入八位总线信号bus，输出及校验位odd，偶校验位even。

问答题设计一奇偶校验位生成电路，输入八位总线信号bus，输出及校验位odd，偶校验位even。

设计一个3‐8译码器。

问答题设计一个3‐8译码器。

设计一个8位计数器。

问答题设计一个8位计数器。