多项选择题

以下关于DDR设计正确的是()

A.差分信号如DQS,CLK等对内误差控制在5mil以内
B.差分信号的阻抗匹配电阻始终在100ohm
C.对于DDR Clock差分信号,在负载端增加100ohm的终端阻抗匹配电阻用于抑制信号反射
D.DDR3时序设计需要满足信号建立时间和保持时间

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