单项选择题
A.忽略源代码中的时延语句B.仿真文件没有输入输出端口描述C.可以构造符合语法规范的任意模型描述D.例化源文件的顶层Module
ISE中使用功能型IP Core包括哪种方式？（）A.在ISE的Project中直接生成B.ISE ->Ac...
单项选择题ISE中使用功能型IP Core包括哪种方式？（）
A.在ISE的Project中直接生成B.ISE ->Accessories ->Core GeneratorC.ISE ->Accessories ->Architecture Wizard IPD.以上三种都包括
关于赋值语句说法不正确的是（）。A.Verilog HDL支持过程赋值和连续赋值两种赋值B.force/re...
单项选择题关于赋值语句说法不正确的是（）。
A.Verilog HDL支持过程赋值和连续赋值两种赋值B.force/release 仅用于debug，对寄存器和线网均有效C.避免使用disable语句D.连续赋值一般给reg变量赋值
不符合时钟信号分配原则的是（）。A.使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同B.尽量使...
单项选择题不符合时钟信号分配原则的是（）。
A.使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同B.尽量使用时钟双沿触发提高效率C.减少时钟信号种类D.避免使用门控时钟
