Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；另一部分描述逻辑功能，即定义输入是如何影响输出的。

设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

问答题设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

编写一个带异步清零、异步置位的D触发器。

问答题编写一个带异步清零、异步置位的D触发器。

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问答题简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？