块语句有两种，一种是begin-end语句，通常用来标志（）执行的语句；一种是fork-join语句，通常用来标志（）执行的语句。

一个大型的组合电路总延时为100ns，采用流水线将它分为两个较小的组合电路，理论上电路最高工作频率可达（）MH...

填空题一个大型的组合电路总延时为100ns，采用流水线将它分为两个较小的组合电路，理论上电路最高工作频率可达（）MHz。

Verilog 语言规定的两种主要的数据类型分别是 wire(或 net) 和 reg 。程序模块中输入，输出...

填空题Verilog 语言规定的两种主要的数据类型分别是 wire(或 net) 和 reg 。程序模块中输入，输出信号的缺省类型为 （） 。

Verilog语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z。其中0表示低电平状态，1表示高电平状态...

填空题Verilog语言规定了逻辑电路中信号的4种状态，分别是0，1，X和Z。其中0表示低电平状态，1表示高电平状态，X表示不定态（或未知状态），Z表示（）。