下图中，互补CMOS逻辑的输出X为（）A.（（A+B）·（C+D））B.（A·B+C·D）

‎MOS管沟道电容的平均分布情况取决于工作区域等因素，其中，MOS管处于截止区时，CGC主要来自（）；MOS处...

单项选择题‎MOS管沟道电容的平均分布情况取决于工作区域等因素，其中，MOS管处于截止区时，C_GC主要来自（）；MOS处于饱和区时，C_GC主要来自（）。

A.C_GCB；C_GCD
B.C_GCS；C_GCB
C.C_GCS；C_GCD
D.C_GCB；C_GCS

假设一个逻辑最坏情形的延时等于tplogic，它的最小延时为tcd，寄存器的传播延时为t（c-q），建立时间为...

单项选择题假设一个逻辑最坏情形的延时等于tplogic，它的最小延时为tcd，寄存器的传播延时为t（c-q），建立时间为tsu，保持时间为thold，时序电路正确工作的两个约束分别为对最小时钟周期T和对寄存器维持时间的要求，即（）（其中t_cdregister是寄存器的最小传播延时）。

A.T≥t_c-q+t_plogic+t_su ；t_cdregister+t_cdlogic≤t_hold
B.T≤t_c-q+t_plogic+t_su；t_cdregister+t_cdlogic≥t_hold
C.T≤t_c-q+t_plogic+t_su；t_cdregister+t_cdlogic≤t_hold
D.T≥t_c-q+t_plogic+t_su ；t_cdregister+t_cdlogic≥t_hold

下面关于差分串联电压开关逻辑（DCVSL）的说法中，错误的是（）A.DCVSL可提供差分互补输出，当用组合逻辑...

单项选择题下面关于差分串联电压开关逻辑（DCVSL）的说法中，错误的是（）

A.DCVSL可提供差分互补输出，当用组合逻辑链路复杂时，所需的逻辑门数目会减少一半
B.DCVSL使需要布置的导线数量加倍
C.关键时序路径上串联逻辑门会减少，因而降低总链路延迟
D.在稳定状态，任何一边的下拉网络和PMOS负载器件不会同时导通，所得到的电路消除了动态功耗

集成电路技术综合练习

下图中，互补CMOS逻辑的输出X为（）