单项选择题
A.xB.1C.0D.z
在Verilog HDL中，关于reg类型的描述不正确的是（）。A.reg类型可用于对寄存器进行建模B.re...
单项选择题在Verilog HDL中，关于reg类型的描述不正确的是（）。
A.reg类型可用于对寄存器进行建模B.reg类型不能用于对组合逻辑进行建模C.reg类型只能用在always块中，而不能用于assign语句D.在行为描述中，可以通过initial块对寄存器变量初始化
下面关于Verilog HDL中assign的描述，不正确的是（）。A.assign语句主要用于描述组合逻辑...
单项选择题下面关于Verilog HDL中assign的描述，不正确的是（）。
A.assign语句主要用于描述组合逻辑电路B.assign语句和always语句搭配使用，可以用于定义逻辑功能C.assign语句不能出现在always块中D.assign语句的赋值（分配）对象应该是变量类型
下面对于Xilinx Vivado集成开发环境，自动化处理流程描述不正确的是（）。A.设计实现最终要实现设计在...
单项选择题下面对于Xilinx Vivado集成开发环境，自动化处理流程描述不正确的是（）。
A.设计实现最终要实现设计在FPGA上的布局和布线B.Vivado的自动化处理流程主要包括，设计输入、设计综合、设计实现、比特流生成和设计下载C.综合就是将RTL级的设计描述转换成门级描述。在该过程中，执行逻辑优化的过程D.当使用JTAG将比特流直接下载到FPGA后，设计代码将永久保存在FPGA内
