单项选择题
A.wire [0：3]state；B.wire data_i [2：0]；C.reg [2：0]C_mem [0：7]；D.reg m2[15：0]；
关于BlockRam说法正确的是（）。A.BlockRam的深度和位宽是可以配置的B.BlockRam可以分割...
单项选择题关于BlockRam说法正确的是（）。
A.BlockRam的深度和位宽是可以配置的B.BlockRam可以分割使用充分利用资源C.BlockRam是片上动态存储器D.同一芯片BlockRam的大小可以是不同的
在Verilog HDL中，错误的整数表示是（）。A.15B.4’2000C.32’hffD.’b1011_...
单项选择题在Verilog HDL中，错误的整数表示是（）。
A.15B.4’2000C.32’hffD.’b1011_0101
ModelSim SE进行Verilog HDL仿真验证非必须的仿真库是（）。A.simprims_verB...
单项选择题ModelSim SE进行Verilog HDL仿真验证非必须的仿真库是（）。
A.simprims_verB.XilinxCoreLib_verC.unisims_verD.std_ver
