​在Verilog HDL中，错误的整数表示是（）。

A.simprims_ver
B.XilinxCoreLib_ver
C.unisims_ver
D.std_ver

A.必须包括对所有状态都处理，不能出现无法处理的状态使状态机失控
B.用一个时钟的上沿或下沿采样信号，不能混合使用
C.一个reg变量只能在一个always语句中赋值
D.使用阻塞赋值，使得行为描述语句内实现并行化

A.always语句不能对wire型赋值
B.always语句一定综合成触发器
C.always语句用于行为描述
D.always语句之间是并行的