问答题
简答题
为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？
【参考答案】
这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它如高级语言不同，若循环的次数不确定，则会带来不确定的......
(↓↓↓ 点击下方‘点击查看答案’看完整答案 ↓↓↓)
点击查看答案
