‍利用开关代数的公理或定理，判断与（x+y’）’等价的逻辑关系为（）。

‍若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。

若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。