单项选择题

关于赋值语句说法不正确的是（）。

A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值

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单项选择题

A.使用全局时钟，通过BUFG驱动，时钟信号到达各个寄存器的延迟相同
B.尽量使用时钟双沿触发提高效率
C.减少时钟信号种类
D.避免使用门控时钟

单项选择题

A.时序约束
B.面积约束
C.物理约束
D.引脚约束

单项选择题

A.忽略源代码中的时延语句
B.可以构造符合语法规范的任意模型描述
C.仿真文件没有输入输出端口描述
D.只能例化一个源文件的顶层Module

​关于赋值语句说法不正确的是（）。