单项选择题

‍verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是（）。

A./*...*/
B.{...}
C.begin...end
D.module...endmodule

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单项选择题

‏TTL或非门组成的逻辑电路如图所示，当输入为以下哪种状态时会出现冒险现象？（）

A.A =1，B =0，D =0
B.A =0，B =1，D =1
C.A =1，B =1，D =0
D.A =0，B =1，C =1

单项选择题

‎某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学观测到输出端S0，S1端输出电平分别为逻辑高电平，逻辑低电平。请问此刻电路输入端D0，D1电平可能分别为（）。

A.高电平，高电平
B.低电平，高电平
C.高电平，低电平
D.低电平，低电平

判断题