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单项选择题

在Verilog HDL中表示结构化元件之间物理连线信号的数据类型是（）

A.wire型
B.reg 型
C.memory型
D.supply型

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单项选择题
下列HDL语言的标示符中，合法的是（）

A.$time
B.date
D.mux#
C.8sum
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设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）

A.4’b0001
B.4’b0010
C.4’b0100
D.4’b1000
单项选择题
在always块、initial块中被赋值的变量的数据类型应该是（）

A.reg型
B.wire型
C.highz 型
D.parameter型
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