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单项选择题

下列代码“input clk /*synthesis chip_pin=“G21””含义为（）。

A.定义变量clk
B.设置时钟变量
C.将时钟信号的引脚锁定到G21
D.同步clk引脚到G21

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单项选择题
错误提示：Error （12007）：Top-level design entity "CNT4b"is undefined可能是以下哪种错误？（）

A.变量类型定义错误
B.变量CNT4b未定义
C.未设置顶层实体
D.顶层实体模块未定义
单项选择题
从代码always@（posedge CLK or negedge RST）可以看出（）。

A.RST是同步信号，高电平有效
B.RST是异步信号，低电平有效
C.RST是同步信号，下降沿有效
D.RST是异步信号，下降沿电平有效
单项选择题
若底层的模块语句和参数表述为module SUB #（parameter S1=5，parameter S2=8，parameter S3=1）（A，B，C）；在上层的例化语句中的表述为SUB #（.S1（7），.S2（3），.S3（9））U1（.A（AP），.B（BP），.C（CP））；则例化后，S2给定的值为（）。

A.8
B.3
C.9
D.7
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