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全部科目 > 大学试题 > 工学 > 电子与通信技术 > 数字逻辑

单项选择题

组合逻辑电路中的险象是由于()引起的。

A.电路未达到最简
B.电路有多个输出
C.电路中的时延
D.逻辑门类型不同

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