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填空题

Verilog HDL中的always语句中的语句是（）语句。

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填空题
在verilog HDL的always块本身是（）语句。
填空题
VerilogHDL是在（）年正式推出的。
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可编程逻辑器件的配置方式分为（）和（）两类。
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FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（）模式。
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根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（）为单位将配置数据载人可编程器件：而并行配置一般以（）为单位向可编程器件载入配置数据。
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把基于电可擦除存储单元的EEPROM或Flash技术的CPLD的在系统下载称为（），这个过程就是把编程数据写入E2CMOS单元阵列的过程。
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FPGA的核心部分是（），由内部逻辑块矩阵和周围I/O接口模块组成。
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CPLD是由（）的结构演变而来的。
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从互连结构上可将PLD分为确定型和统计型两类。确定型结构的代表是（），统计型结构代表是（）。
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未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（）。
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`timescale 1ns/100ps中1ns代表（），100ps代表（）。
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Verilog HDL有两种过程赋值方式：（）和（）。
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连续赋值常用于数据流行为建模，常以（）为关键词。
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（）是描述数据在寄存器之间流动和处理的过程。
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FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。
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Verilog HDL常用两大数据类型：（）、（）。
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Verilog HDL中的端口类型有三类：（）、（）、输入/输出端口。
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有限状态机可分为（）状态机和（）状态机两类。
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现代电子系统设计领域中的EDA采用（）的设计方法。
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描述测试信号的变化和测试工程的模块叫做（）。

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