有4级流水线分别完成取指、指令译码并取数、运算、送结果4步操作，假设完成各步操作的时间依次为100ns、80ns、50ns。 
（1）流水线的操作周期应设计为多少？ 
（2）若相邻2条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行？
（3）如果在硬件设计上加以改进，至少需推迟多少时间？

CPU的地址总线16根（A15~A0，A0是低位），双向数据总线16根（D15~D0），控制总线中与主存有关的信号
有!MREQ（允许访存，低电平有效），R/!W（高电平读命令，低电平写命令）。主存地址空间分配如下：0~8191为系统程序区，由EPROM芯片组成，从8192起一共32K地址空间为用户程序区，最后（最大地址）4K地址空间为系统程序工作区。如图1所示。上述地址为十进制，按字编址。现有如下芯片。
EPROM：8K×16位（控制端仅有!CS），16位×8位  
SRAM：16K×1位，2K×8位，4K×16位，8K×16位 
请从上述芯片中选择芯片设计该计算机的主存储器，画出主存逻辑框图。