单项选择题

‎下面关于Verilog HDL中assign的描述，不正确的是（）。

A.assign语句主要用于描述组合逻辑电路
B.assign语句和always语句搭配使用，可以用于定义逻辑功能
C.assign语句不能出现在always块中
D.assign语句的赋值（分配）对象应该是变量类型

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单项选择题

下面对于Xilinx Vivado集成开发环境，自动化处理流程描述不正确的是（）。

A.设计实现最终要实现设计在FPGA上的布局和布线
B.Vivado的自动化处理流程主要包括，设计输入、设计综合、设计实现、比特流生成和设计下载
C.综合就是将RTL级的设计描述转换成门级描述。在该过程中，执行逻辑优化的过程
D.当使用JTAG将比特流直接下载到FPGA后，设计代码将永久保存在FPGA内

单项选择题

下面关于IP核描述，不正确的是（）。

A.在使用任何IP核时，都不需要收费
B.通过Xilinx Vivado集成开发环境提供的功能，设计者可以将自己定制的IP添加到IP目录中
C.IP核是智力成果的一种体现
D.IP核可分为软核、硬核和固核

单项选择题

‎在Xilinx 7系列FPGA的可配置逻辑块（CLB）中，包含（）个切片（Slice）。‎

A.4
B.2
C.1
D.3