以下Verilog HDL代码描述的是什么电路？ module pr (input wire [3:0]r4, output reg [1:0]code2, output wire act42); always@* begin if(r4[3]) code2 = 2’b11; else if(r[2]) code2 = 2’b10; else if(r[1]) code2 = 2’b01; else code2 = 2’b00; end assign act42 = |r4; endmodule
A、编码器
B、译码器
C、桶形移位器
D、多路复用器