组合逻辑电路中的险象是由于(   )引起的。
A、电路中的时延
B、电路未达到最简
C、电路有多个输出
D、逻辑门种类不同

A.安全性
B.有效性
C.规范性
D.经济性
E.科学性

A．("u)(w)
B．(w)
C．(v)($w)
D．("u)("v)($w)