问答题
由描述接口和描述逻辑功能两部分组成。
为什么说Verilog可以用来设计数字逻辑电路和系统？
问答题为什么说Verilog可以用来设计数字逻辑电路和系统？
如果不用initial块，能否产生测试时钟？
问答题如果不用initial块，能否产生测试时钟？
如何产生连续的周期性测试时钟？
问答题如何产生连续的周期性测试时钟？
