单项选择题
A.实现技术B.开发环境C.设计时间D.核的验证结果
IP Core按照功能方面划分可分为嵌入式IPCore和()A.硬IP CoreB.固IP CoreC.通用I...
单项选择题IP Core按照功能方面划分可分为嵌入式IPCore和()
A.硬IP CoreB.固IP CoreC.通用IPCoreD.DSPIPCore
在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能...
单项选择题在一个用Verilog HDL描述的模块中,定义A、B是模块的输入信号,C是与A、B同位宽的输出信号,模块功能描述是assign C=(A>B)A:B;如果某时刻A=4’b1011,B=4’b1101,则此时C等于()
A.4’b1101B.4’b1111C.4’b1011D.4’b1001
在Verilog HDL中表示结构化元件之间物理连线信号的数据类型是()A.wire型B.reg 型C.mem...
单项选择题在Verilog HDL中表示结构化元件之间物理连线信号的数据类型是()
A.wire型B.reg 型C.memory型D.supply型