在Verilog HDL中表示结构化元件之间物理连线信号的数据类型是（）

下列HDL语言的标示符中，合法的是（）A.$timeB.dateD.mux#C.8sum

单项选择题下列HDL语言的标示符中，合法的是（）

设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则...

单项选择题设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）

在always块、initial块中被赋值的变量的数据类型应该是（）A.reg型B.wire型C.highz ...

单项选择题在always块、initial块中被赋值的变量的数据类型应该是（）