设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）

在always块、initial块中被赋值的变量的数据类型应该是（）A.reg型B.wire型C.highz ...

单项选择题在always块、initial块中被赋值的变量的数据类型应该是（）

由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）A.一个位宽为3...

单项选择题由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）

设a=4’b0101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=（a>b）...

单项选择题设a=4’b0101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=（a>b）a：b；则（）