用assign描述的语句我们一般称之为（）逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或（）逻辑，并且它们是属于串行语句，即于语句的书写有关。

Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；另一部分描述逻辑功能，即定义输入是如何影...

填空题Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；另一部分描述逻辑功能，即定义输入是如何影响输出的。

设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

问答题设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

编写一个带异步清零、异步置位的D触发器。

问答题编写一个带异步清零、异步置位的D触发器。