Verilog HDL有两种过程赋值方式：（）和（）。

连续赋值常用于数据流行为建模，常以（）为关键词。

填空题连续赋值常用于数据流行为建模，常以（）为关键词。

（）是描述数据在寄存器之间流动和处理的过程。

填空题（）是描述数据在寄存器之间流动和处理的过程。

FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。

填空题FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。