单项选择题
A.RegB.WireC.inputD.output
Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型...
单项选择题Verilog Test Bench为待测模块的所有输入信号定义产生激励信号的信号名和数据类型，要求其数据类型必须是（）类型。
ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁...
单项选择题ADC 0809采样结束后需要通过LOCK向锁存器LATCH发出锁存信号，以便将输出口的D[7：0]8位数据锁存起来，下列程序当中能够实现数据锁存功能的是（）。
A.always@（posedge LOCK）if （LOCK）REGL<=DB.always@（posedge LOCK）if （!LOCK）REGL<=DC.always@（posedge RST）if （!LOCK）REGL<=DD.always@（posedge RST or posedge LOCK ）if （!LOCK）REGL<=D
在同步数字系统设计中，优化速度，其实是（）。A.提高系统时钟频率B.减低组合电路复杂度C.节省资源D.去掉竞争...
多项选择题在同步数字系统设计中，优化速度，其实是（）。
A.提高系统时钟频率B.减低组合电路复杂度C.节省资源D.去掉竞争冒险现象
