单项选择题

（）是将电路模块的逻辑描述文件根据选定的FPGA器件类型的结构和约束条件进行编译、优化和转换，生成可实现的门级电路的网表文件。

A.逻辑综合
B.布局布线
C.时序仿真
D.编程下载

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A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值

现场可编程逻辑门阵列（FPGA