在Verilog HDL中，对于一个三态门原语notif0而言，当控制信号为0，输入为x时，输出为（）。

A.reg类型可用于对寄存器进行建模
B.reg类型不能用于对组合逻辑进行建模
C.reg类型只能用在always块中，而不能用于assign语句
D.在行为描述中，可以通过initial块对寄存器变量初始化

A.assign语句主要用于描述组合逻辑电路
B.assign语句和always语句搭配使用，可以用于定义逻辑功能
C.assign语句不能出现在always块中
D.assign语句的赋值（分配）对象应该是变量类型

A.设计实现最终要实现设计在FPGA上的布局和布线
B.Vivado的自动化处理流程主要包括，设计输入、设计综合、设计实现、比特流生成和设计下载
C.综合就是将RTL级的设计描述转换成门级描述。在该过程中，执行逻辑优化的过程
D.当使用JTAG将比特流直接下载到FPGA后，设计代码将永久保存在FPGA内