（）是将电路模块的逻辑描述文件根据选定的FPGA器件类型的结构和约束条件进行编译、优化和转换，生成可实现的门级电路的网表文件。

A.忽略源代码中的时延语句
B.仿真文件没有输入输出端口描述
C.可以构造符合语法规范的任意模型描述
D.例化源文件的顶层Module

A.在ISE的Project中直接生成
B.ISE ->Accessories ->Core Generator
C.ISE ->Accessories ->Architecture Wizard IP
D.以上三种都包括

A.Verilog HDL支持过程赋值和连续赋值两种赋值
B.force/release 仅用于debug，对寄存器和线网均有效
C.避免使用disable语句
D.连续赋值一般给reg变量赋值