单项选择题
A.$timeB.dateD.mux#C.8sum
设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则...
单项选择题设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）
A.4’b0001B.4’b0010C.4’b0100D.4’b1000
在always块、initial块中被赋值的变量的数据类型应该是（）A.reg型B.wire型C.highz ...
单项选择题在always块、initial块中被赋值的变量的数据类型应该是（）
A.reg型B.wire型C.highz 型D.parameter型
由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）A.一个位宽为3...
单项选择题由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）
A.一个位宽为3的寄存器变量mem[511：0]B.一个位宽为3的线网型变量mem[511：0]C.由512个位宽为3的寄存型变量组成的寄存器组memD.由3个位宽为512的寄存型变量组成的寄存器组mem
